北京干扰生成加速处理单元（清采比选20260951号）采购公告

采购项目名称	干扰生成加速处理单元	采购项目编号	清采比选20260951号
公告开始时间	2026-07-22 08:41:09	公告截止时间	2026-07-25 09:00:00
对外联系人	本项目不接受咨询 咨询通道已关闭	联系电话	本项目不接受咨询 咨询通道已关闭
签约时间要求	成交后7个工作日内 (如不按时签订合同，采购单位有权取消或变更采购结果)	交货时间要求	签订合同后20个自然日内
采购单位	清华大学
最高限价	￥ 370,000.00 未公布
国内合同付款方式	合同签订后50%，到货验收合格后50%
交货地址	北京市清华大学
供应商特殊资质要求	符合《政府采购法》第二十二条规定的供应商基本条件 无
公告说明

采购清单1
所属分类 item.categoryName 无 无

物资名称	采购数量	计量单位
干扰生成加速处理单元	1	台

品牌 品牌1
型号
品牌2
型号
品牌3
型号
单价	￥ 370,000.00
技术参数及配置要求	1、主要规格参数： 干扰信号样式不少于4种； 适合频率编码、频率捷变、波形捷变等雷达信号； 具备密集型干扰脉冲； 具备窄带瞄频干扰； 具备窄脉冲延迟叠加干扰； 在雷达捷变频工作时，具备切片转发式干扰； 基于ARM+FPGA+DSP异构计算平台： a)ARM：Core性能不低于运行频率达到 1.2GHz，CPU 支持单精度和双精度浮点运算，具备4核高性能应用处理单元和2核实时处理单元； b)DSP：处理器性能不低于 8 颗 FT-M66x DSP 内核，内核工作主频：1GHz（VDD=0.9V），1.25GHz（VDD=0.95V）；定点运算性能：32 GMAC/s @ 1GHz，40 GMAC/s @ 1.25GHz；浮点运算性能：16 GFLOPS @ 1GHz，20 GFLOPS @ 1.25GHz。 c)FPGA： 逻辑单元数量：不低于930K； DSP单元数量：不低于4272个； 内部存储单元：Block RAM 不少于38Mb，Ultra RAM 不少于22.5Mb 2、拟实现的主要功能或目标：可生成X波段多种干扰信号；干扰信号可通过高速接口输出给信道模拟单元；支持干扰策略灵活配置、保存、自定义导入功能；支持捷变频雷达干扰模拟。 tech.remark
质保期	36个月

清华大学
2026-07-22 08:41:09
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